基于FPGA技术的DDS波形发生器的原理与设计|CA88官网

本文摘要:创作者:梁勇,覃琴  文中解读了根据FPGA技术性的DDS波形产生器的基本原理与设计方案,并利用SignalTapII内嵌式逻辑分析仪对正弦波形、三角波、波形、锯齿状波进行模型检测。

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创作者:梁勇,覃琴  文中解读了根据FPGA技术性的DDS波形产生器的基本原理与设计方案,并利用SignalTapII内嵌式逻辑分析仪对正弦波形、三角波、波形、锯齿状波进行模型检测。试验结果显示,利用FPGA能在很短期内内比较慢创设给出波形,提高了设计方案高效率,具有具体运用于使用价值。  1.章节目录  DDS频率合成器具有频率屏幕分辨率低,输入频段多,均值2N个频段(假定DDS振幅累加器的字长是N);频率变换速度更快,均值us数量级;频率变换时振幅到数的优势,能够输入光纤宽带空间向量数据信号,其输入振幅噪音较低,对参考频率源的振幅噪音有提升 具有;能够造成给出波形;仅有智能化搭建,有助于搭建,体型小,轻便。  文中解读了DDS的基本概念,另外对于DDS波形产生器的FPGA搭建进行了详尽解读,利用SignalTapII内嵌式逻辑分析仪对正弦波形、三角波、波形、锯齿状波进行模型检测。

  2.DDS波形产生器的FPGA搭建  FPGA的运用于不但促使数字电路设计系统软件的设计方案十分便捷,并且它的时钟频率已可超出好几百兆赫兹,加上它的协调能力和很高的可靠性,特别适合作为搭建波形产生器的数字电路设计一部分。用以FPGA设计方案DDS电源电路比应用专用型DDS处理芯片更为协调能力,只需变化FPGA中的ROM数据信息,DDS就可以造成给出波形,具有非常大的协调能力。

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  2.1FPGA设计流程  FPGA的设计方案框架图如图所示1下图,FPGA的关键作用是:造成与外围电路的控制模块电源电路,使其必须拒不接受外场逻辑性操控数据信号;存留频率字,并包括振幅累加器,造成与主时钟完全一致频率的RAM传输速度字;用內部的储存块包括储放在多种多样波形数据信息的ROM,并根据适度的控线进行随意选择;构造出有两个多波形随意选择输入的输入地下隧道,在其中的一路地下隧道并不具有后退相互之间作用;用內部的PLL内存超频外界低頻晶振电路,并输入与主时钟同屏的时钟,驱动器片外髙速D/A.  2.2时钟控制模块  依据耐奎斯特抽样定律要得到 输入频率为10MHz的数据信号,其所輸出的数据信号时钟频率必不可少约20MHz之上。抽样频率越高,输入波形的轻缓值越好,另外波形的的抽样等级也越低,那麼获得的波形品质也就越少。本设计方案中的DDS控制模块是一髙速控制模块,因此 系统对时钟就会有很高的回绝,不但务必有较高的频率,并且也要有十分低的可靠性,假如在FPGA的时钟尾端必需特一高频率晶振电路,不但时钟不稳定,并且功能损耗大,花费低,在本设计方案中,必需启用Altera企业的PLL核,在FPGA时钟尾端只需特一低頻晶振电路,根据FPGA內部PLL内存超频超出系统软件时钟回绝,输入的时钟振幅偏移在允许范畴内。

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